ビルドアップ基板のスタックビアでのクリアランス違反

Feature , PCB Designer
ビルドアップ基板(1-6-1)でブラインドビア(Top-第2層)/ベリードビア(2層～7層)/ブラインドビア(7層-Bottom) を同一座標で
スタックしたところ、第2層でDRCエラー（ビア/ベタクリアランス違反）が発生してしまいました。 
DRC設定値は、0.25ですが、実測値は0.15と認識されているようです。 
「編集」→「ものさし」でベタ/ビア間を計測すると0.25と計測されます。 
第7層でも同様ですが、他の層（第3層から第6層）ではエラー未発生です。 
これは、DRCのバグでしょうか？
画面キャプチャーを添付します。
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    • お問い合わせいただきありがとうございます。
    また、画像もお送りいただきありがとうございます。

    お手数をおかけしており申し訳ございません。
    ご指摘の内容につきまして、いただいた画像を参考に社内でも確認しているのですが
    現象が再現できておりません状況です。

    そこで、お願いとなってしまい恐縮ではございますが
    現象の発生しているデータについて以下のサポートアドレスまでお送りいただきたくお願い申し上げます。

    ・サポートアドレス：support@quadcept.com

    ※もちろん設計データは機密情報となりますため
    　本件の調査確認以外には使用しませんのでご安心ください。

    お忙しいところお願いとなり申し訳ございません。
    現象の調査確認に尽力してまいりますのでご検討くださいませ。

    どうぞよろしくお願いいたします。

    ご回答ありがとうございます。
    Error発生したデータをお送りしようとしたところ、その後の作業で現象が消えてしまい、再現しなくなってしまいました。
    また、現象が発生しましたら、データをお送りしますので、その際は宜しくお願いします。

    ご連絡をいただきありがとうございます。

    問題の現象が消えてしまったとのこと、承知いたしました。
    もしまた発生しました時にはデータをいただけますと幸いです。
    社内にて問題の現象について調査確認させていただきます。
    ※フォーラムはどなたでも参照して添付データのダウンロードが可能です。
    　企業様の設計データは機密情報となりますためフォーラムには添付しないようご注意くださいませ。

    今後ともQuadceptをどうぞよろしくお願いいたします。
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