ビルドアップ基板のスタックビアでのクリアランス違反

Feature , PCB Designer
ビルドアップ基板(1-6-1)でブラインドビア(Top-第2層)/ベリードビア(2層～7層)/ブラインドビア(7層-Bottom) を同一座標で
スタックしたところ、第2層でDRCエラー（ビア/ベタクリアランス違反）が発生してしまいました。 
DRC設定値は、0.25ですが、実測値は0.15と認識されているようです。 
「編集」→「ものさし」でベタ/ビア間を計測すると0.25と計測されます。 
第7層でも同様ですが、他の層（第3層から第6層）ではエラー未発生です。 
これは、DRCのバグでしょうか？
画面キャプチャーを添付します。
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