ビルドアップのビア配置とDRC

Feature , PCB Designer
添付しました構造のビルドアップ8層基板のCADを作成しています。
ビルドアップ層とコア層のビアの仕様が違うため、TOP-L3のビアAと、L3-L6のビアBをL3層(動的ビア)の上下に配置しています。
この状態でDRCの結果はL3層の対象1(ビア),対象2(ビア),実測値0,設定値０のクリアランス違反になります。
(重なっているビア及び動的ベタ層のネット名は全て同じGNDです)
ビアの配置方法は正しいでしょうか？
正しい場合はクリアランス違反を回避する方法はありますでしょうか？

過去の質問(2個)
ビアスタック配置モードの DRC
ビルドアップ構造のビアについて
にて回答が出ているかもしれませんが、やり方が間違っていそうなので質問しました。
よろしくお願いいたします。
  • Download File Attachment
    • お問い合わせいただきありがとうございます。
    ご連絡が遅くなり申し訳ございません。

    ご質問いただいておりますビルドアップのビア配置の件につきまして、
    まず、ビアの配置方法としては現在ご対応いただいております方法で問題ございません。

    クリアランスエラーを解消する方法としては、いただいた状況から
    現在、同ネットクリアランスのエラーが発生しているご状況かと存じます。

    同ネットクリアランスのエラーにつきましては、
    「同ネットクリアランス」設定にて負数(-0.1など)を設定いただければ、
    同ネットオブジェクト間のクリアランスチェックは行わずエラーの回避が可能です。

    ビルドアップ設計等今回のようなケースでありましたら、
    「ビア：ビア間」の設定に負数を設定いただければ同ネットのビア間のクリアランスチェックは行わず、
    エラーを解消いただけますので一度お試しいただけますと幸いです。
    ■同ネットクリアランスについて

    その他、許容できるエラーであればDRC結果画面にて「対応状況」を
    「承認済み」とすることも可能となっております。

    「承認済み」のエラーはエラーリストから非表示とする等の対応も可能ですので
    こちらももしよろしければご活用いただけますと幸いです。
    ■エラーの修正(承認済み)について

    以上、取り急ぎではございますが回答とさせていただきます。
    ご不明な点がございましたらお気軽にお尋ねくださいませ。
    どうぞよろしくお願い致します。
    上記方法で解決いたしました。
    自信をもってスタックビアを使えるようになりました。
    迅速なご回答ありがとうございます。
    今後ともよろしくお願いいたします。
    PAGETOP