共通ピンの表示

Request , Circuit Designer
ゲートA,ゲートBで共通のピンについては
現状はゲートAでもゲートBでも
未接続状態では両方表示され、どちらか一方を接続するともう一方は非表示になる仕様となっています。

これはこれで納得できる仕様なのですが、
例えば、Alpha & OmegaのAOS609のようなPMOSとNMOSが共存していてドレインが共通になっている
部品をゲートAにNMOS,ゲートBにPMOSで構成した場合
にはどちらでもドレイン端子は表示されたままになってほしいです。
矛盾する接続になっている場合はERCなどでエラーとなればよいと思います。
ご検討お願いします。
この部品をゲート部品にするのはとりあえず諦めます。
お問い合わせいただきありがとうございます。

ゲート部品でのピンについて現状のＱｕａｄｃｅｐｔはＹＯＳＨＩＫＡＷＡ様のおっしゃるように
共通ピンとして存在させることで、未接続状態で両方表示され、どちらか一方を接続するともう一方は
非表示になる仕様となっております。

この仕様につきましては、機能を実装する際に
今回のＹＯＳＨＩＫＡＷＡ様が例示されておりますような共通ピンを持つパターンも議題に上がっており
その中で、社内外の設計者にもご意見をいただきながら検討してまいりました。
共通ピンを接続状態で表示非表示が切り替わるか、表示したままとするかについては
どちらも活かすという動作では複雑になり過ぎ、また例示にありますような共通ピンの場合は
ゲート化はせずに部品として活用するというご意見が多かったため、現状の仕様を採用しております。

もちろんユーザー様によって様々な設計を方法をとられるとは思いますが、どうぞご理解いただきたく
例示の部品のような場合、今回YOSHIKAWA様にしていただいたように
ゲート化せずにご活用いただく形にてご対応いただけますようよろしくお願いいたします。
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